Stage : STAGE BAC4/5 : Design digital / verification

Contenu de l'offre Stage : STAGE BAC4/5 : Design digital / verification chez STMicroelectronics

General information

Reference

2021-16908  

Job level

30 - Graduate Entry Level

Position description

Posting title

STAGE BAC+4/5 : Design digital / verification

Regular/Temporary

Temporary

Job description

Le groupe produit Microcontrollers & Digital ICs (MDG) participe à la réalisation de nombreux objectifs stratégiques de STMicroelectronics en matière d'équipements électroniques industriels, électroniques personnels et de communication. MDG représentent environ un tiers des activités de STMicroelectronics. Composé de 3 000 salariés (principalement des équipes de la R&D en France) et répartis dans 40 pays.

Vous serez rattaché.e à la division MDG HSI. La mission de l’équipe : ”High Speed Interface” (HSI) est de développer les IPs de transmission et de réception de données très haut débit sur cuivre (i.e. IPs SerDes). Ces IPs SerDes sont intégrés dans de nombreux circuits (SoC) fabriqués par STMicroelectronics. Nous développons les IPs SerDes pour les produits grand-public SATA (jusqu’à 6Gb/s), PCI Express (jusqu’à 8Gb/s) et USB3.1 (jusqu’à 10Gb/s), les circuits spécifiques pour les centres données (56Gb/s et 112Gb/s) et les applications satellites (jusqu’à 28Gb/s).

L’équipe, d’une trentaine de personnes basée à Grenoble, inclus toutes les compétences requises pour emmener en production les IPs SerDes (spécification et modélisation des architectures, conception analogique & numérique de circuits intégrés, laboratoire de validation & de caractérisation électrique). L’équipe de Grenoble travaille en forte collaboration avec son équipe homologue basée à Milan (Italie).

 

HSI Grenoble propose un poste au sein de son équipe Design digital, incluant le développement de code RTL et la vérification. Suivant la spécification écrite par l’équipe Architecture et Système, l’équipe de design digital développe les modules RTL (généralement verilog), les analyse en utilisant l’outil Spyglass, donne les contraintes timing en vue de la synthèse, garantie la testabilité et développe/supporte la vérification.

Le stage proposé a pour missions principales :

·  Ecriture de code verilog
·  Analyse statique du code
·  Contraintes pour la synthèse
·  Vérification fonctionnelle ou support de celle-ci

 

 

 

 

Profile

Vous êtes actuellement en dernière année d'école d'ingénieurs ou Master 2.

Vous avez des connaissances en design digital et vérification

Vous aimez travailler en équipe, êtes pro-actif avec un bon sens de la communication, de la synthèse et de la vulgarisation, vous êtes pragmatique, rigoureux

 

Venez rejoindre notre équipe !

Position location

Job location

Europe, France, Grenoble

Candidate criteria

Education level required

5 - Master degree

Experience level required

Less than 2 years

Languages

English (2- Business fluent)

Requester

Desired start date

28/03/2022